Temps de cycle de tâche MAST : traitement interne des entrées et sorties
(Traduction du document original anglais)
A propos de nous
Définition du temps de traitement interne en entrées et sorties (Tti)
Tti = Temps d'overhead système de la tâche MAST (TosM)
+ max [Temps du système de communication en réception (Tcomr); temps de gestion en entrée des E/S implicites %I (Tge%I)]
+ [Temps du système de communication en émission (Tcome); temps de gestion en sortie des E/S implicites %Q (Tge%Q)].
Temps d'overhead système tâche MAST (TosM)
Tableau récapitulatif :
Processeurs
Temps sans application Fipio
Temps avec application Fipio
TSX 57 0244
1 ms
-
TSX 57 104
1 ms
-
TSX 57 1634
1 ms
-
TSX 57 154
1 ms
(1)
TSX P57 204
TSX PCI 57 204
1 ms
-
TSX P57 254
1 ms
(1)
TSX P57 2634
1 ms
-
TSX P57 304
1 ms
-
TSX P57 354
TSX PCI 57 354
TSX P57 3634
1 ms
(1)
(1)
-
TSX P57 454
TSX P57 4634
TSX H57 24M/44M
1 ms
(1)
-
-
TSX P57 554
1 ms
(1)
TSX P57 5634/6634
1 ms
-
(1) Informations disponibles dans Control Expert.
NOTE : Des informations sont également disponibles dans une version d’Unity Pro ultérieure à V2.0 (Unity Pro est l’ancien nom des versions d’Control Expert antérieures à ≤ V13.1).
Temps de gestion en entrée et sorties des E/S implicites %I et %Q
Tge%I = 60 microsecondes + somme des temps IN de chaque module.
Tgs%Q = 60 microsecondes + somme des temps OUT de chaque module.
Temps de gestion en entrée (IN) et en sortie (OUT) pour chaque module :
Type de module
Temps de gestion
En entrée (IN)
En sortie (OUT)
Total (IN+OUT)
Entrées TOR 8 voies
27 μs
-
27 μs
Entrées TOR 16 voies
(tous modules sauf TSX DEY 16FK)
27 μs
-
27 μs
Entrées TOR 32 voies
48 μs
-
48 μs
Entrées TOR 64 voies
96 μs
-
96 μs
Entrées TOR rapides (8 voies utilisées)
(module TSX DEY 16FK/TSXDMY 28FK)
29 μs
16 μs
45 μs
Entrées TOR rapides (16 voies utilisées)
(module TSX DEY 16FK/TSXDMY 28FK/28RFK)
37 μs
22 μs
59 μs
Sorties TOR 8 voies
26 μs
15 μs
41 μs
Sorties TOR 16 voies
33 μs
20 μs
53 μs
Sorties TOR 32 voies
47 μs
30 μs
77 μs
Sorties TOR 64 voies
94 μs
60 μs
154 μs
Entrées analogiques (par groupe de 4 voies)
84 μs
-
84 μs
Sorties analogiques (4 voies)
59 μs
59 μs
118 μs
Comptage (TSX CTY 2A/4A), par voie
55 μs
20 μs
75 μs
Comptage (TSX CTY 2C), par voie
65 μs
21 μs
86 μs
Commande pas à pas (TSX CFY ..), par voie
75 μs
20 μs
95 μs
Commande d'axes (TSX CAY ..), par voie
85 μs
22 μs
107 μs
NOTE : les temps des modules d'entrées/sorties TOR sont donnés dans l'hypothèse où toutes les voies du module sont affectées à la même tâche.
Exemple : utilisation d'un module TSX DEY 32 D2 K
  • Si les 32 voies sont affectées à la même tâche, utilisez le temps "Entrées TOR 32 voies",
  • Si seulement 16 voies sont affectées à la même tâche, utilisez le temps "Entrées TOR 16 voies" et non pas le temps "Entrée TOR 32 voies" divisé par 2.
Temps du système de communication
La communication (hors télégramme) est gérée lors des phases "Traitement Interne" de la tâche MAST :
Le temps de cycle de la tâche MAST est donc impacté par le trafic de communication. Le temps de communication passé par cycle varie considérablement en fonction :
Ce temps n'est passé que dans les cycles où il y a un nouveau message à gérer.
Temps émission/réception :
Processeurs
Temps d’émission/réception (1)
TSX P57 0244/104/1634/154
2 ms
TSX P57 204/254/2634
TSX PCI 57 204
1,5 ms
TSX P57 304/354/3634
TSX PCI 57 354
TSX P57 454/4634
TSX H57 24M/44M
1,5 ms
1,5 ms
0,6 ms
0,6 ms
TSX 57 554/5634/6634
0,4 ms
(1) incluant le traitement par les pilotes de protocole.
NOTE : Tous ces temps ne peuvent pas se cumuler dans le même cycle. L'émission a lieu dans le même cycle que l'exécution de l'instruction tant que le trafic de communication reste faible, mais pas la réception de la réponse.
Exemple avec terminal (avec logiciel de programmation) connecté et table d'animation ouverte
Processeurs
Temps moyen par cycle
Temps maximum par cycle
TSX P57 0244/104/1634/154
2 ms
3 ms
TSX P57 204/254/2634
TSX PCI 57 204
2 ms
3 ms
TSX P57 304/354/3634
TSX PCI 57 354
TSX P57 454/4634
TSX H57 24M/44M
2 ms
2 ms
1 ms
3 ms
3 ms
1,5 ms
TSX P57 554/5634/6634
0,6 ms
1 ms