Généralités

Le temps de traitement interne des entrées et des sorties est la somme des temps suivants :

  • durée temps système de la tâche MAST ;

  • temps de réception maximal du système de communication et temps de gestion en entrée maximal des entrées/sorties implicites ;

  • temps de transmission du système de communication et temps de gestion en sortie maximal pour les entrées/sorties implicites.

Temps système de la tâche MAST

Pour les processeurs BMEP58•0•0, le temps système de la tâche MAST est de 700 μs.

NOTE : trois mots système donnent des informations sur les temps système de la tâche MAST :
  • %SW27 : temps système du dernier cycle

  • %SW28 : temps système le plus long

  • %SW29 : temps système le plus court

Temps de gestion des entrées/sorties implicites

Le temps de gestion des entrées implicites est la somme des temps suivants :

  • base fixe de 25 µs

  • somme des temps de gestion des entrées de chaque module (IN dans le tableau ci-après)

Le temps de gestion des sorties implicites est la somme des temps suivants :

  • base fixe de 25 µs (FAST), 73 µs (MAST)

  • somme des temps de gestion des sorties de chaque module (OUT dans le tableau ci-après)

Le tableau suivant présente le temps de gestion topologique (T) et DDT (DDT) des entrées (IN) et des sorties (OUT) pour chaque module.

T

Module

Temps de gestion des entrées (IN) ( μs)

Temps de gestion des sorties (OUT) ( μs)

Temps de gestion total (IN+OUT) ( μs)

DDT

T

BMXDDI1602, module à 16 entrées TOR

60

40

100

DDT

30

29

60

T

BMXDDI3202K, module à 32 entrées TOR

67

44

111

DDT

34

31

64

T

BMXDDI6402K, module à 64 entrées TOR

87

63

150

DDT

40

43

83

T

BMXDDO1602, module à 16 sorties TOR

60

45

105

DDT

31

34

64

T

BMXDDO1612, module à 16 sorties TOR

60

45

105

DDT

30

33

63

T

BMXDDO3202K, module à 32 sorties TOR

67 μs

51 μs

118

DDT

33

35

69

T

BMXDDO6402K, module à 64 sorties TOR

87

75

162

DDT

40

50

89

T

BMXDDM16022, module à 8 entrées TOR et 8 sorties TOR

68

59

127

DDT

44

51

95

T

BMXDDM3202K, module à 16 entrées TOR et 16 sorties TOR

75

63

138

DDT

48

54

102

T

BMXDDM16025, module à 8 entrées TOR et 8 sorties TOR

68

59

127

DDT

44

51

95

T

BMXDAI0805, module à 8 entrées TOR

60

40

100

DDT

28

28

56

T

BMXDAI1602, module à 16 entrées TOR

60

40

100

DDT

29

29

59

T

BMXDAI1603, module à 16 entrées TOR

60

40

100

DDT

30

29

59

T

BMXDAI1604, module à 16 entrées TOR

60

40

100

DDT

30

29

58

T

BMXDAO1605, module à 16 sorties TOR

60

45

105

DDT

30

33

64

T

BMXAMI0410, module analogique

103

69

172

DDT

43

42

85

T

BMXAMI0800, module analogique

103

69

172

DDT

63

65

129

T

BMXAMI0810, module analogique

103

69

172

DDT

63

65

128

T

BMXAMO0210, module analogique

65

47

112

DDT

30

35

65

T

BMXAMO802, module analogique

110

110

220

DDT

47

74

121

T

BMXAMM0600, module analogique

115

88

203

DDT

82

80

162

T

BMXDRA0804, module à 8 sorties TOR

56

43

99

DDT

27

31

58

T

BMXDRA0805, module à 8 sorties TOR

56

43

99

DDT

28

31

59

T

BMXEHC0200, module de comptage à deux voies

102

93

195

DDT

101

108

208

T

BMXEHC0800, module de comptage à huit voies

228

282

510

DDT

261

317

578

Temps du système de communication

La communication (hors télégrammes) est gérée lors des phases de traitement interne de la tâche MAST :

  • en entrée pour la réception de messages,

  • en sortie pour l'émission de messages.

Le temps de cycle de la tâche MAST est donc affecté par le trafic de communication. Le temps par cycle consacré à la communication varie considérablement en fonction des éléments suivants :

  • Trafic généré par le processeur : nombre de fonctions élémentaires de communication actives simultanément

  • Trafic généré par d'autres équipements à destination du processeur ou pour lesquels le processeur assure la fonction de routeur en tant que maître.

Ce temps n'est consacré que dans les cycles où il y a un nouveau message à gérer.

NOTE : les différents temps ne se produisent pas nécessairement tous dans un même cycle. L'émission de messages a lieu dans le même cycle d'automate que l'exécution de l'instruction lorsque le trafic de communication est faible. Toutefois, les réponses ne parviennent jamais dans le même cycle que l'exécution de l'instruction.